崗位職責(zé)：

參與MIMICPCIeGen6speedbridge的架構(gòu)設(shè)計(jì)，仿真驗(yàn)證和MIMIC測(cè)試。

參與PCIeGen5EP/RPIP的架構(gòu)設(shè)計(jì)，仿真驗(yàn)證，F(xiàn)PGA測(cè)試，回歸測(cè)試和覆蓋率提升。

參與MIMICPCIeGen6speedbridge和PCIeGen5EP/RPIP的客戶支持。

參與PCIeGen5EP,USB3.1/3.0/2.0host/devicespeedbridge的客戶支持。

參與USBIP的客戶支持。

1）ASIC設(shè)計(jì)工程師：

1，3年以上ASIC設(shè)計(jì)工作經(jīng)驗(yàn)

2，電子類(lèi)碩士或者本科

3，精通Verilog，熟悉SystemVerilog

4，有豐富的RTL編寫(xiě)經(jīng)驗(yàn)

5，有PCIE或者UCIE相關(guān)的RTL開(kāi)發(fā)硬件

6，有綜合和靜態(tài)時(shí)序分析經(jīng)驗(yàn)的優(yōu)先

7，熟悉代碼檢查和形式驗(yàn)證

8，熟悉PCIE/UCIE/USB/DDR/Ethernet等高速接口協(xié)議

9，有FPGA原型驗(yàn)證或者硬件加速仿真經(jīng)驗(yàn)的優(yōu)先

10，良好的溝通和解決問(wèn)題的能力